Xilinx的ISE软件有自带的综合工具XST，但是我们有时候需要使用第三方的综合工具（例如Synopsys的Synplify Pro,Synplify Primier，其中，Synplify Primier可以综合synopsys的DesignWare库），这时候就需要在synplify上综合完之后生成edif网表文件，然后作为ISE的输入文件进行Implement。

如果工程中需要ISE Core Generate生成的IP核，那么如何在synplify上综合它呢？因为在用core Generate生成IP核的时候，同时会产生一个同名的verilog模型，该文件用于行为仿真。综合步骤如下：

1、首先，synplify新建工程，添加文件，将工程下的所有HDL文件添加进来，包括IP核的Verilog描述文件（例如sram_ise.v）。

2、添加该IP核在ISE上产生的ngc网表文件sram_ise.ngc

3、将sram_ise.v设置成黑盒子（黑盒子：模块的描述文件，只包含端口信息而没有实现的信息，这个文件通常称为wrapper），设置方法为在模块端口列表后加上综合命令/*synthesis syn_black_box*/，如下图，这样软件就会自动寻找project下的网表文件了

 

4、运行综合run，产生edf文件。

5、点击菜单栏option—>Xilinx—>Start ISE Project Navigator，打开ISE并自动新建工程

 

6、得到如下图的工程目录，可以看到该ISE工程输入文件为edif/edf网表文件，其中ucf文件为约束文件，可以对其添加管脚约束，然后就可以进行Implement了。

 

(以上内容为个人总结，如有错误欢迎读者指正)