JESD204B建链的步骤

我们来考虑一种由 ADC 等数字源向 FPGA 发送数字数据的简单情况。在正确发送或接收数据之前，有几件事必须要做，如图 1 所示以及下文所说明的那样。
JESD204B 协议状态图

1. 代码组同步 (CGS) — 不需要接口时钟，因此 RX 必须将其数位及字边界与 TX 串行输出对齐。RX 可向 TX 发送 SYNC 请求，让其通过所有信道发送一个已知的重复比特序列，本例中每字符每 K 是 K28.5。确切的字符比特序列可在标准中找到。RX 将移动每个信道上的比特数据，直到找到 4 个连续的 K28.5 字符为止。这时，它不仅将知道比特及字边界，而且已经实现了 CGS。随后，它会取消对 SYNC 的断言，而 TX 和 RX 则都会进入下一个状态：初始信道对齐序列 (ILAS)。
2. ILAS — JESD204B 协议的一个良好特性可实现通过 RX 模块中的一些 FIFO／缓冲器吸收信道偏移。在实现 CGS 后，TX 可在每个信道上发送已知的字符帧集合，称为信道对齐序列（以每字符每 R K28.0 开始，以每字符每 A K28.3 结束）。收到对齐序列后，RX 会对数据进行 FIFO 缓冲，直到所有信道都收到完整的对齐序列。由于已经知道了整个序列，因此信道随后可重新对齐，这样每个信道上的任何信道偏移都可通过 FIFO 存储器吸收，而且，信道随后还可在相同的时间点、在 RX 模块内释放该数据。这可缓解为串行解串器信道提供匹配布局的需求，因为信道偏移可通过 FIFO 存储器吸收。
3. 用户数据— 在代码组同步及信道对齐后，就可正确接收用户数据。如果在该最后状态时用户数据无效，则需要重新启动本过程，RX 会发送一个 SYNC 请求重新开始该过程。

构建JESD204B 链路的第一步是RX 发信号通知TX 开始代码组同步 (CGS)：
a.) RX 针对 TX 降低 SYNC 信号，请求执行 CGS。
b.) TX 的回应将是开始发送 K28.5 字符（8b/10b 编码之前的 0xBC 十六进制）。
c.) RX 接收到并最少解码 4 个 K28.5 字符后，它会提高 SYNC 信号，让 TX 开始发送 ILAS 序列。
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a) 从RX 到TX 的SYNC 低信号请求；b) TX 以K28.5（0xBC 八位位组）作为回应；c) 在RX 收到K28.5 字符后，SYNC 被提高，使TX 开始发

下一步是初始信道对齐序列 (ILAS)：

d.) 一旦 SYNC 升高，TX 就会在本地多帧时钟（LMFC，LMFC 在图中未显示）的上升沿位置的每个信道上发送 ILAS 信号。所有信道都将从源头与该 LMFC 边沿对齐。
e.) ILAS 总是包含 4 个多帧数据。每个多帧数据都以一个 K28.0 字符开始，以一个 K28.3 字符结束。链路配置数据在第 3 个八位位组开始的位置通过第二个多帧数据发送。
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d) SYNC 被RX 提高，以告知TX 开始ILAS；e) 通过所有信道发送ILAS

图 4 概括说明了 ILAS 多帧数据的结构，这可在 TX 发出的 ILAS 八位位组数据流中证实。K28.0=R 和 K28.3=A 字符可用来对齐多点链路中的所有信道。
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完成 ILAS 后，TX 将通过串行信道发送有效用户数据。

在 RX 内部，每个信道都会在每个信道的弹性缓冲器中存储 ILAS 序列的最后一个 A 字符以及紧跟其后的任何用户数据。弹性缓冲器中用户数据的释放点通常是在检测到每个信道弹性缓冲器中最后一个 A 字符后的下一个 LMFC 上升沿。接收到的用户数据就像在 TX 侧一样，将需要通过传输层的背面，将串行位重新排列为有意义的并行样片。

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该信道对齐特性可确保来自每个信道的所有数据都可对齐。