本文从建立完工程开始，到下载结束
编写设计文件
点击Files，可以添加设计文件
设置工程顶层
编辑
再此介绍下工具栏，只介绍用的多的
绑定引脚：fpga大部分引脚都是GPIO，因此给他编辑代码后（赋予他功能），就需要绑定引脚，确定每个引脚功能
综合： 是quartus检查verilog等的设计文件，把他综合成我们需要的功能块
布局布线：是结合上述功能块将功能块分配到我们的引脚上（软件完成）
时序分析：针对设计速率较高的项目。可以去优化，提高主频
仿真：是quartus和modelsim联合仿真，点击他进行仿真
下载：就是将程序下载到开发板上
下面介绍一下我的使用习惯，（有些操作不一定只可以点击一个地方实现，按自己习惯来）
针对刚才的工程，先进行综合
然后进行引脚绑定，选择Assignments-Pin Planner（也可以点击上面说的地方）
就会出来下面界面
快进......
完成后就是下面这个样子了
时序分析：小白可以先不考虑
接下来就是布局布线了，点击上面提到的按钮就可以，（有红色错误要改呦）
太好了，讲了这么多终于迎来激动人心的时刻，下板验证，点击下载按钮
点击start，观察现象
可能会出现下面现象
这就需要你选择驱动
然后start就可以了
