寄存器与锁存器

一原理解析

在数字电路中，通常采用存储单元与组合逻辑相结合的方式实现特定功能。这种存储单元一般采用双稳态原件构成。首先明确一下概念，

寄存器：边沿触发的存储元件

锁存器：电平敏感的器件

触发器：一般来说，由交叉耦合的门构成的任何双稳态原件都可称为触发器，有时候也仅指边沿触发的寄存器。

下面先分析一个最简单的双稳态原件，来说明原理------采用两个反相器串联的方式，如下图所示：

首先定性的分析这一结构，输入电平在经过两级反相器之后输出保持原来的电平，再将输出反馈给输入，如此持续下去，其实就实现了数据的存储。为了定量研究在这个反馈回路上输入输出电压的变化特性，我们来分析一下反相器的VTC曲线，如下图所示：

可以发现单个反相器在中间时，增益很大，而在0和Vcc附近电压增益较小

由于是采用反相器串联的方式，我们将这两个反相器的VTC曲线画在一个图中，如下图所示

在上图中划分除了三个工作点，A,B,C。

假设交叉耦合的反相器工作在C点。那么对这一片偏置点的小偏移会被这一电路放大和再生，最终偏向某一点（A或者B），这是由于此时环路的增益大于1导致的，如下图所示（以一种情况为例）

如上，在电路经过多次反馈之后，最终会稳定在A或者B。

假设工作点在A或者B附近，由于这些地方的增益很小，即使从这两个点有相当大偏移也会被减小直至消失，如下图所示：

所以可以发现，在整个VTC曲线中，只有两个区域是比较稳定的，分别是A和B，而C是不稳定的，而这连两个点分别形成了稳定的1和0输出，这也就是双稳态的由来。采用这种方式，不仅实现了电平信号的保存，而且采用正反馈的方式，对信号进行了增强和优化。这就是双稳态的基本原理。

接下来就出现了一个问题，已经能够实现对信号的存取，但是如何实现信号的改变呢，也就是更新双稳态元件存储的值。很容易想到两种方法，分别是 1切断反馈环，重新建立反馈；2 输入信号强度较大的信号，因其强度超多存储值而迫使一个新的值进入该单元。

切断反馈环的示意图如下，这种方式又称为多路开关型锁存器：

当CLK=1时，反馈环切断，输入新值；当CLK=0时，反馈换恢复，处于保持状态。

增大输入强度方式的示意图如下：

当CLK=0时，输入更强大的信号；当CLK=1时，处于保持状态

其实上面已经说明了锁存器的基本原理，因为可以发现，这些上面的双稳态器件都是电平触发的。

下面我们考虑用上面所说的双稳态器件（锁存器）来设计寄存器。

构成一个边沿触发寄存器最普通的方法时采用主从结构，如下图所示。寄存器由一个主级锁存器和从机锁存器构成，下图采用的是多路开关型锁存器，但实际上可以采用任何类型的锁存器。

以图7.10为例分析寄存的整个过程。

CLK=0时T1和T4打开，T2和T3关闭。此时主级没有形成反馈，但是D可以经过I1、T1、I3、I4，被堵在T3位置，同时D可以到达I2，使T2两侧电平一致。从级由于T3关闭，无法获取D值，但是T4打开，从机处于保持状态，用于稳定输出从级读到的上一个数据。所以在时钟上升沿到来之前，数据必须稳定一段时间，让主级建立起反馈，这就是建立时间。

在CLK从0向1跳变的瞬间，T1和T4关闭，T2和T3打开，由于T3打开，所以刚才被堵在T3的数据立刻可以向下传递，通过T3、I6，在输出端Q表现出来，也就是说在上升沿刚到来的时候输出就可以表现在Q上了，此时虽然从级没有处于保持状态，可能会被主级输出的数据改变，但是在上升沿到来的一瞬间，T1关闭，T2打开，从级立刻就可以处于保持状态，Qm在整个高电平器件都不再变化，所以Q也就不再变化。在时钟上升沿到来之后，T1并不是立刻关闭，而是会有一小段延迟，如果此时数据发生变化，就可能会传入错误的数据，所以数据必须先稳定一下，直至T1彻底关闭，这就是保持时间。

在CLK =1器件，I5和I6两侧的电压已经保持一致，这样一旦电平变为低电平时立刻建立起保持状态。

这样便实现了边沿触发，在整个周期内不在发生变化。从波形图中也可以看出，在低电平期间，Qm随D的变化而变化，在上升沿时，Q读取Qm在上升沿的值并输出。而Qm在高电平器件处于保持状态。

下图给出了采用更高输入强度信号的锁存器构造的寄存器结构，他的寄存过程与上面描述的基本一样，不再赘述。

二在数字电路中的实际使用

上面所讲主要是从原理的角度进行简要的说明，是数字集成电路部分中偏向底层知识，但是在大多数数字电路教材中，并没有提及这部分，而是直接给出了一些门级电路，如果想更好的理解那些知识，就需要上面所讲的底层知识，下面主要是建立上面所讲的底层知识与教材中电路的联系。按照戚金清老师编著的数字电路与系统第三版进行关联。

首先来介绍锁存器，包括与非门构成的基本RS锁存器和时钟触发器

上图是大多数资料中显示的与非门构成的基本RS锁存器结构图，我们可以将着这个图用另一种方式画出来，如下

这样就找到了上面双稳态器件的感觉，这种方式是使用了使输入强于反馈环的方式实现。在有了第一部分的分析之后，再理解这部分已经很容易了，当然了这个寄存器存在局限性，但这不是本文介绍的重点。

时钟触发器就是加入了时钟的控制，但依然属于电平触发的触发器，常用的包括时钟RS触发器、时钟D触发器，时钟JK触发器，下面分别给出他们的电路结构图，不再赘述。

这部分的分析方法没有什么难点，只需要注意每种锁存器的输入和大体结构就可以。锁存器在电平有效的时间内输出都会随输入变化，也就是存在空翻的情况，抗干扰性能较差，所以又设计除了边沿触发寄存器。

边沿触发的触发器只对时钟脉冲上升沿或下降沿敏感，而在此之前和之后输入信号变化对触发器的状态没有影响。比如用两个电平触发D触发器构成的边沿触发器、维持阻塞触发器、利用门电路传输延迟时间的边沿触发器，以及下降沿触发的JK触发器。

利用锁存器构成寄存器，这与上面所述是一致的。分析方法一样，不再赘述。

而在从锁存器向边沿触发寄存器演变的过程中，还出现了另外一种类型：脉冲触发的触发器。比如主从RS触发器、主从JK触发器。下面给出电路结构

这部分的原理与边沿触发的一致。

我个人的理解：除了下降沿触发的JK触发器之外，他们二者的区别并不在于触发方式，而是在于寄存器类型的区别。看到网上和教材上说，脉冲触发的触发器不能仅看有效沿到来时的输入来确定次态，还需要看现态，并以JK触发器为例；而在说到边沿触发触发器时，以D触发器为例说，触发器的次态只与有效沿到来时的输入有关，而与现态无关。我觉得这是由JK触发器和D触发器的特性造成的，而与脉冲触发或者边沿触发没有关系。而主从JK触发器和下降沿触发的JK触发器属于不同类别，是因为这两者结构都不一样，只是用了这个名字。所以个人觉得没有必要区分太清楚，只要掌握了边沿触发寄存器的分析方法即可。

下面贴一个零散的知识，关于主从JK触发器的一次变化问题