软件版本：cadence 16.6
仿真拓扑如下：
本章节主要完成对上述目标仿真拓扑中的PLL时钟芯片和FPGA完成IBIS模型的配置；
1.打开cadence PCB SI GXL；
2.在PCB SI GXL中打开板级文件.brd文件
3.在PCB SI GXL菜单栏Analyze-》Signal Model Assignment 选中要添加的器件位号为其添加IBIS模型
4.点击OK之后，单击Assign即可发现对应时钟芯片U165器件已被成功赋了IBIS模型
5.对时钟芯片U165的差分管脚进行BUFFER DELAY参数设置
选中器件位号-》单击 edit model-》单击需要仿真的差分信号管脚CLK4A/4B
在 Differential Buffer delay 的ESPICE MODEL下拉框里选一个 discrete 模型进行测量即可
差分参考电压默认都设置为0V
单击Mea Diff Buffer Delays即可发现相关Buffer delay参数已经生成：
6.单击OK，会弹出DML check Messages对话框，代表时钟芯片PLL已被正确赋值完IBIS器件模型
按照相同办法给IC类元器件FPGA赋相应的模型。
