在JESD204B 版本中，引入了确定性延时这一关键同步机制，并根据确定性延迟的不同实现方式划分了三个子类。通过实现确定性延迟，系统在两次上电之间，或者重新建立链路的时候，有了一个可以重复的延迟，为系统在处理来自不同时钟域的数据时提供了可重复的确定性的延迟，极大的方便了设计。

【JESD204系列】二、JESD204概述

文章目录

1. JESD204是什么
- 1.1 JESD204/JESD204A
- 1.2 JESD204B
- 1.3 JESD204C
2. 优点
3. 缺点

1. JESD204是什么

1.1 JESD204/JESD204A

2006年4月，JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)。在这个原始标准中，一个或多个数据转换器与接收器之间的串行链路被定义为有且只有一条数据通道(lane),如图1所示：
图1.JESD204最初标准

数据通道(lane)表示的是M个转换器和一个接收器的直接物理互连，转换器和接收器分别采用的是CML(current mode logic)电平标准的驱动器和接收器，互连线为差分线。
链路(link)表示的是在转换器和接收器之间建立的串行数据连接。
帧时钟(frame clock)同时连接转换器和接收器，用以提供JESD204链路的同步时钟。
通道lane的数据传输速率范围定义在312.5Mbps~3.125Gbps,且数据源端和负载端的阻抗定为100Ω±20%.
差分电压的峰峰值规定为800mV,且共模电压范围规定为0.72V~1.23V。
通道数据采用8b/10b编码方式，既含有数据信息，还可以在接收端恢复数据时钟。因此链路不再需要与数据对齐的高速串行时钟，极大的简化了数据传输结构。

该协议标准有以上多个优点，但它存在一个致命缺陷：无法实现多个数据通道对齐。 因此如果数据转换器的数据传输速率超过了3.125Gbps(比如高速、高精度数据转换器),需要多个通道同步工作时，该标准就无能为力了。

1.2 JESD204B

为了弥补上述的缺陷，JESD204A版本在2008年4月诞生了，除了包含JESD204第一个版本的全部功能外，该版本还支持多个数据转换器之间的多条数据通道的同步对齐，能够满足当时高速、高精度数据转换器的数据传输需求，每条数据通道的数据传输速率仍然为312.5Mbps~3.125Gbps，增加了对多路对齐串行通道的支持。如图2所示为JESD204A版本：
图2-JESD204A
虽然JESD204和JESD204A相比于传统的CMOS、LVDS数据转换器标准有了更高的性能、更大的发展优势，但是JESD204和JESD204A仍然缺少一个非常关键的参数，该参数定义为串行链路的确定性延迟(deterministic latency)。 以ADC为例来说，模拟信号采样时刻和FPGA获得该采样点数据时刻之间的时间延迟在基于CMOS、LVDS标准的ADC+FPGA数据获取系统中应该是固定的，且延迟时间非常小。可是JESD204和JESD204A标准并没有规定时间延迟，导致时间延迟是随机的，可大可小，因此对于某些时间延迟很敏感或者实时性要求很高的应用就无法使用JESD204和JESD204A标准。为了解决数据采集的时间延迟随机问题，业界推动了JESD204B标准的诞生。

2011年7月，JESD204B标准诞生，该标准相比于JESD204和JESD204A标准来说，主要区别有以下几点：一是使用器件时钟作为时钟源，而不是之前的帧时钟；二是支持确定性延迟；三是最大传输速度提高到了12.5Gbps，并且划分了三个速度等级，除了速度不同之外，它们之间的电气特性也不相同，如下图3所示：
图3-JESD204B
用器件时钟取代帧时钟的意义在于，以往使用帧时钟时，由于帧时钟和转换器时钟往往是相同的，因此灵活性不足。而在JESD204B版协议中，采用设备时钟作为每个元件的时钟，各个部分分别接收由时钟发生电路产生的设备时钟，使系统的设计更加灵活。确定性延迟的意义在于，它能够确保系统每次上电或者数据链路重新同步后，数据的传输延迟时间是可重复、可确定的。实现这种确定性延迟机制的方法有两种：

1，在某一特定时刻，利用SYNC～信号同时初始化数据转换器的所有数据通道的初始化对齐序列。

2，利用在JESD204B标准中新定义的SYSREF信号来实现确定性延迟。SYSREF作为外部给系统提供的参考时间点，负责对齐数据转换器和接收器的所有设备时钟、帧时钟以及多帧时钟，由此来实现确定性延迟。

JESD204B标准分为三个子集：即子类0、子类1和子类2。其中子类0不支持确定性延迟，用以兼容JESD204的前面两个版本，用户可以把子类0直接当作JESD204A来处理。子类1则利用新增的SYSREF信号实现确定性延迟，子类2则直接利用已有的SYNC～来实现确定性延迟。一般来说，采样率500MSPS以下用SYNC～实现确定性延迟即可，不需要新增的SYSREF信号，但是采样率500MSPS以上时，建议使用外部提供的SYSREF信号实现精确的确定性延迟测量。当然了，采样率500MSPS以下使用外部提供的SYSREF信号也不会有问题。

JESD204B版本除了实现了确定性延迟外，还将设备划分为3种不同的速度等级，但是3种速度等级设备的源端和终端阻抗匹配特性都相同，为100Ω±20%。第一速度等级是为了兼容JESD204A，最高数据传输速率3.125Gbps，第二速度等级则是定义了新的电气特性，将最高链路数据传输速率提升到6.375Gbps，此时数据链路差分信号幅度由第一等级的500mV降低为400mV。第三速度等级则是将最高链路数据传输速率提升到12.5Gbps，此时数据链路差分信号幅度由第二等级的400mV降低为360mV。 速度等级越高，数据传输速率越高，差分信号的幅度必须设计的越来越低，否则物理上很难实现信号幅度高的情况下还能保证高传输速率。

为了提供更高的灵活性，JESD204B版本把帧时钟替换为设备时钟。在JESD204和JESD204A版本中，帧时钟是JESD204系统各个数据转换器和接收器的绝对时钟参考，帧时钟也是数据转换器的采样时钟，但是这种方式不够灵活，特别是对于同一个信号需要连接多个设备时，不同的走线延迟和抖动都会导致系统复杂度提升。在JESD204B版本中，设备时钟成为了JESD204系统中每个工作单元的时序参考，而每个设备都有各自的设备时钟，它们来自于同一个时钟产生芯片，这样能够实现时序灵活的系统，但需要根据设备的不同，用户来调节设备时钟和帧时钟的关系。

1.3 JESD204C

目前JESD204 系列标准最新的版本为第三个版本，也就是JESD204C，发布于2017 年10 月。该版本相对于之前的版本，传输层保持不变，但物理层有了显著变化。首先是最大速度有了明显提升，从12.5Gbps 提升到了32Gbps，鉴于此种情况，JESD204C 协议对速度等级进行了重新的分类。并且新增了C 类的速率，为6.375Gbps 到32Gbps。和B 类相同，C 类同样定义了三个子类，不过它们的最大传输速率同为32Gbps，划分依据是信道的最小链路功耗。JESD204C 的数据传输模式，相比JESD204B 并无不同。
该版本标准保留了8B/10B 编码，作为对之前版本的前向兼容。同时也引入了两种新的编码方式：64B/66B 和64B/80B。其中64B/66B 虽然叫做编码方案，但其实没有进行任何编码，只是在数据前增加了两个报头位。因此必须对其进行加扰，确保直流平衡以及足够的数据变化。 时钟方面，该版本保留了JESD204B 中的SYSREF 信号和器件时钟。但是在使用任一种64 位编码方式时，SYSREF 的用处不是对齐本地多帧时钟LMFC(Local Multi Frame Clock)，而是用于对齐本地扩展多块时钟LEMC(Local Extended Multiblock Clock)，以提供一种实现确定性延迟和多芯片同步的机制。并且在使用64 位编码方式时，去掉了SYNC 信号，将同步初始化和纠错过程放在应用层的软件中进行处理。因此该版本没有代码组同步CGS 以及初始通道对齐序列ILAS。
尽管JESD204C 是最新推出的版本，但由于问世时间尚短，相关应用没能充分发展，因此市面上尚没有使用该接口的产品。下表1-1 为JESD204 各个版本的对比，作为对上述内容的总结。

版本名称	JESD204	JESD204A	JESD204B	JESD204C
发布时间	2001 年4 月	2008 年5 月	2011 年8 月	2017 年10 月
最大速率	3.125Gbps	3.125Gbps	12.5Gbps	32Gbps
多通道传输	否	是	是	是
多器件同步	是	是	是	是
谐波时钟	否	否	是	是
确定性延迟	否	否	是	是
通道同步对齐	否	是	是	是

表1-1 JESD204 各个版本的对比

2. 优点

相比以往的并行数据接口（如CMOS、LVDS等），采用JESD204的优点主要有：

(1). 简化了系统设计。使用并行的CMOS、LVDS接口时，ADC的引脚数多，ADC与FPGA之间的布线非常密集，容易造成数据串扰，这一情况在多个ADC通道下更加糟糕。用JESD204B则可以大大简化ADC与FPGA之间的布线。
(2). 减少引脚数目。
(3). 由于布线简单、引脚数目更小，因此使用JESD204将会使得封装更小、简单。
(4). 采用CML电平后，高速的ADC、DAC器件的单位功耗更小。