设计全流程 IDM：Flabless-Fab-OSTA

Flabless:设计需求-RTL文件（寄存器传输级电路）-后端设计-GDS版图

EDA工具、半导体IP

Fab:工艺制造-晶圆裸片

半导体设备、材料

OSTA：封装测试-芯片

数字ASIC设计流程

SOC设计流程

前端设计流程

1.RTL代码设计
2.功能仿真验证
3.STA（静态时序分析）
4.FPGA原型验证
5.ASIC综合

语法检查-语义检查-跨时钟域的检查-形式验证

常用工具：Spyglass和0-In CDC
性能、面接和功耗（ppa）-数字芯片指标

验证

EDA软件仿真检验RTL设计代码的正确性
1.波形窗口检查输出波形
2.自动化后处理输出log
3.实时检测及自动检查

综合DC、静态时序分析STA、形式验证Formal、可测性设计DFT

其中综合DC就是将HDL代码翻译成门级网表netlist
STA时序验证：检查电路是否有建立时间（setup time）和保持时间（hold time）的违例
工具：Synopsys的Formality

EDA软件级别的simulation验证平台

创建一个testbench -> 在testbench中对DUT实例化 ->提供激励stimuli -> 在仿真器simulator中编译testbench与DUT -> 运行仿真器-> 观测输出 -> 验证DUT的逻辑是否与预期相同。

FPGA原型验证平台

将ASIC代码转换成FPGA代码 -> 编译与对设计拆分 -> 综合 -> 布局布线 -> 从FPGA上下载比特流文件bit files。

硬件加速器验证平台