华为2022硬件逻辑笔试题

单选题（每题两分）

1.以下关于过程赋值的描述，不正确的是（）

A在非阻塞性过程赋值中，使用赋值符号“< =”

B赋值操作符是“=”的过程赋值是阻塞性过程赋值

C在非阻塞性过程赋值中，对目标的赋值是非阻塞的（因为时延），但可预定在将来某个时间步发生（根据时延：如果是0时延，那么在当前时间步结束）

D非阻塞性过程赋值在其后所有语句执行前执行

解:D

2.芯片的功耗和下列哪种不强相关_____________。

A资源利用率

B核电压

C组合逻辑级数

D翻转率

解：A

3.下列说法错误的是( )

A Clock Buffer Enable使能率越大，功耗越大

B电路时钟频率越高，则电路的动态性越高，功耗越大

C输入并联终结电阻越大，功耗越大

D Fanout越大，驱动的负载越多，负载电容越大，功耗越大

解：C 电阻越大功耗越小 P=U^2/R

4.关于状态机的描述，如下错误的是（）

A 不同状态机之间的相互关系要明晰，避免状态异常导致配合关系异常。

B 状态机的安全完全取决于RTL编码方式和风格，推荐使用“独热码”作为状态机的状态。

C 状态机中有异常保护、防挂死处理，确保每个状态都能在异常情况下能恢复。

D 在状态机轮转中作为跳转条件的两个互斥信号应用一个信号表示。

解：B

这个完全取决于是不是有点离谱，主要还是看逻辑对不对吧

我记得是24位以下（？）用独热码，别的用格雷码比较省功耗

独热码适合写条件复杂但是状态少的状态机；

格雷码适合写条件不复杂但是状态多的状态机。

FPGA编写有限状态机使用独热码为什么会占用较少的组合逻辑电路？ - 知乎

5.下列电路中不属于时序逻辑电路的是__________

A全加器

B 加法器

C 分频器

D 计数器

解：A

6.以下关于TESTBENCH的描述，错误的是( )

A TESTBENCH采用分层结构，通常包括测试用例层、数据交换层及待测模块层

B TESTBENCH是为了完成对逻辑的验证而搭建的仿真环境

C TESTBENCH编码设计对可测试性没有要求

D TESTBENCH用来发送激励数据、控制仿真执行，并完成输出结果比较

解：C

7.以下哪种匹配方式的匹配器件是紧靠驱动端布局的 ( )

A Thevenin等效匹配

B 并联匹配

C AＣ匹配（RC匹配）

D 串联匹配

解：D

这不微波原理么

信号完整性之阻抗匹配与端接方法 - 程序员大本营

8.表达式Xn+1(t+T)=Xn(t)，其中T为时钟周期，描述的是________。

A Ｔ触发器

B SR触发器

C D触发器

D JK触发器

解：A

复习笔记 R-S触发器，D触发器，J-K触发器，T触发器，CP - 知乎

main(){

int i=8;

printf("%d\n",++i);

printf("%d\n",i--);

}

上面代码的打印输出分别为：( )

A 9 9

B 8 8

C 9 8

D 8 9

解：A

++i和i++有什么区别啊?_百度知道

10.寻址容量为15k*8bit的RAM需要（）根（地址和数据线不复用）地址线和数据线。

A 22

B 17

C 23

D 18

解：A 14+8

11.下列哪项不是导致信号完整性问题的原因( )

A 信号电平越来越低，噪声裕量小

B 信号频率越来越高

C 信号接收端获取到了错误的电平值。

D 波形01变化斜率要求高爬坡时间短

解：C 这个是结果吧

什么因素导致信号完整性问题?-电子发烧友网

12.下面关于异步信号同步化描述正确的是 ( )

A RAM端口信号如果已经做了多时钟周期约束，则不需要再考虑异步信号同步化处理。

B 在跨时钟域同步化处理时，使用两级寄存器结构可以完全消除亚稳态。

C多b1t信号同步化可以使用可靠的握手电路、格雷码或PIFO实现。

D 在跨时钟域之间不要使用组合逻辑，防止出现亚稳态。

解：C

A要考虑

B一般认为不行（其实是可以的）

D发送端时钟域寄存器输出和接收端异步时钟域级联寄存器输入之间不能有任何其他组合逻辑，别的地方可以有组合逻辑

面试题12–跨时钟域的信号处理技术 | 码农家园

13.下列哪个不是解决跨时钟域多位信号同步的方法________。

A 握手通信方式

B 同步FIPO隔离

C 双端口RAM通信方式

D 格雷码输出

解：B 跨时钟肯定是异步了

14.若一模拟信号为带限，且对其抽样满足奈奎斯特条件，则只要将抽样信号通过________即可完全不失真恢复原信号。

A 理想带通滤波器；

B 理想低通滤波器；

C理想带阻滤波器；

D理想高通滤波器；

解：C

什么是带限信号？

带限信号是在某个频率区间内有值，在这个区间之外就是零的信号。

抽样定理也叫取样定理、奈奎斯特定理、卡切尔尼柯夫定理。是取样频率应当不小于带限信号频率上限的2倍才可保证还原时信号不失真。

什么事带限信号？还有带限信号的抽样定理的定义？ - 懂得

15.测量一个时钟的频率准确度，合适的仪器是 ( )

A 示波器

B 晶体振荡器

C 频率合成器

D 频率计

解：~~不懂可能选D吧~~

测试知识竞赛题库硬件开发、硬件测试岗位适用 - 道客巴巴的第49题

16.在Verilog HDL中，定义变量并进行运算如下：( )

wire [5:0] mem0， mem1 ,mem2;

wire [2:0] data_out;

assign mem0 = 0x29;

assign mem1 = 0x1B;

assign mem2 = 0x34;

assign data _out = mem0[5: 3]+mem1[4:2] + mem2[3:1];

请问data_ out的输出值为（）

A 0x7

B0xD

C 0x3

D 0x5

解：D

17.卡诺图上变量的取值顺序是采用：（）

A ASCII码

B 循环码

C 自然二进制数

D 二进制码

解：B

循环码也叫格雷码

18.DDR3芯片的接口电平是（）

A SSTL-1.8。

B CML。

C HSTL-1.8。

D SSTL-1.5。

解：D

我不知道

一、DDR3电平标准

DDR3电平标准为：SSTL15 ,1.5V±0.075V

DDR2接口电平标准：SSTL_18

DDR接口电平标准：SSTL_2

DDR3篇第二讲、MIG电气接口介绍 - 云+社区 - 腾讯云

19.下面关于$display. $strobe, $monitor的区别描述正确的是

A $strobe直接立刻输出，$display是等稳定后输出，$monitor是发生变化时输出

B $display直接立刻输出，$monitor是等稳定后输出，$strobe是发生变化时输出

C $display直接立刻输出，$strobe是等稳定后输出，$monitor是发生变化时输出

D $strobe直接立刻输出，$monitor是等稳定后输出，$display是发生变化时输出

解：这个我也不懂

verilog系统任务——$display,$write,$strobe,$monitor,$stop,$finish_Tiger-Li的博客-CSDN博客

20.在有符号数的乘法运算中，8比特有符号数乘以12比特有符号数，运算结果用多少比特的有符号数表式则既不会溢出也不会浪费__________

A 20

B 18

C 21

D 19

解：A

数字设计中的小数处理——在加法与乘法运算中_隔壁老余的博客-CSDN博客

21.组合逻辑电路消除竞争冒险的方法有__________。

A 后级加驱动电路

B 输入端加滤波电路

C 屏蔽输入信号的尖峰干扰

D 在输出端接入滤波电路

解：D

22.对于代码覆盖率，以下说法错误的是：（）

A 这可以帮助发现是否存在冗余代码

B 可以帮助确定代码行是否被完全执行

C 可以帮助发现状态机跳转路径是否覆盖

D 可以帮助确定功能需求是否完全实现

解：~~A 不会~~

D 代码覆盖率不检查功能正确性

SV之覆盖率_bleauchat的博客-CSDN博客_断言覆盖率

代码覆盖率指的是设计代码的执行量，它包括行覆盖率、FSM状态机覆盖率、分支覆盖率、条件覆盖率和path路径覆盖率。仿真工具将自动从设计代码中提取代码覆盖率.代码覆盖率就算达到100%，这并不意味着不存在bug.

行覆盖率：检查某行代码是否被执行过
分支覆盖率：检查条件分支是否都被执行过
条件覆盖率，表达式覆盖率：通过真值表分析表达式各种逻辑组合
有限状态机覆盖率：检查每个状态是否被覆盖，状态之间的跳转是否被执行

23.一个八位二进制减法计数器，初始状态为00000000，问经过268个输入脉冲后，此计数器的状态为_________。

A 11110101

B 11001111

C 11110011

D 11110100

解：D

24.对于一般的逻辑电平，各参数需满足如下________的关系。

A Voh>Vih>Vt>Vol>Vil;

B Vih>Voh>Vt>Vol>Vil;

C Voh>Vih>Vt>Vil>Vo1;

D Vih>Voh>Vt>Vil>Vol;

解：C Voh > Vih > Vt> Vil > Vol

25.提高同步设计的工作频率的原则中，可行的措施是（）。

A 打平设计的层次结构，使得模块边界充分优化

B 打开综合器资源共享选项

C 复杂状态机采用二进制编码或者格雷码

D 减少组合逻辑级数

解：D

26.对于一般的逻辑电平，各参数需满足如下的关系 (考的时候确实是和24一样)

A Vih>Voh>Vt>Vil>Vol

B Vih>Vol>Vt>Vol>Vil

C Voh>Vih>Vt>Vil>Vol

D Voh>Vih>Vt>Vol>Vil

解：C

27.下列关于寄存器等价优化错误的是（）

A通过显式的综合约束代码可以阻止工具进行等价寄存器优化

B综合工具会自动优化等价寄存器

C通过综合工具选项设置可以阻止工具进行等价寄存器优化

D综合工具等价寄存器优化不会跨越代码一级模块

解：~~C 我不确定但一般都是jia~~

D 评论里大佬给的链接：Vivado综合设置选项分析：-keep_equivalent_registers - 云+社区 - 腾讯云

数字逻辑综合工具-DC-06——综合优化过程_王见王见的博客-程序员ITS401_综合工具等价寄存器优化不会跨越代码一级模块 - 程序员ITS401

28.在两个方向上交替的传输为：（）

A全双工

B单工

C串行

D半双工

解：D

29.下列关于initial和always的说法错误的是（）

A initial只能执行一次;

B initial和always的区别是前者不可以综合，后者可以综合;

C always始终循环执行;

D initial和always不能同时执行;

解：D

30.未施加外部电压时，PN结中电流（）

A从N区到Ｐ区

B不确定

C等于零

D从Ｐ区到N区

解：D C

复习一下PM结正偏和反偏原理

1-模电第一章基础知识学习（半导体+二极管+三级管+课后习题思路）_永相随1的博客-CSDN博客

PN结

31.FPGA中的BRAM使用的ECC的特性有哪些

A只能可以发现1或者2bit错误

B可以纠正1bit错误

C可以发现2bit以上的错误

D可以纠正2bit错误

解：不懂凭感觉蒙 B

ECC，当MEMORY类型为SDP RAM的时候可以用ECC，ECC主要作用是单bit纠错，双bit检错。ECC分为软ECC和硬ECC，软ECC在数据位宽较小的时候使用（16以内），并且需要消耗BRAM以外的FPGA资源。硬ECC在数据位宽较大时候使用，不需要消耗额外FPGA资源。
FPGA从入门到精通(8)-BRAM - 知乎

多选题（4分）

32.要把10M时钟域下的一个模10计数器的值，传递到异步的100M时钟域下。以下说法正确的有_________。

A可以把计数值转换成格雷码，再用100M时钟采样

B可以通过异步fifo传递计数值

C可以用计数值+握手信号的方式传递

D可以先用100M时钟把计数值打2拍，再采样

解：BC

A采样吗，不是打两拍？

D这是多bit信号

33.为保证器件接口的可靠性，哪些因素我们需要关注（）?

A温度漂移

B时钟抖动

C电源噪声

D器件参数离散性

解：ABCD

34.在Verilog HDL中，下列关于表达式的描述正确的是（）

A表达式中可使用函数调用

B表达式由操作数和操作符组成

C表达式中的整数值可被解释为有符号数或无符号数

D表达式可以使用数值

解：ABCD不懂

35.下面关于always语句描述正确的是________。

A阻塞赋值按照顺序执行，非阻塞赋值并发执行。

B时序逻辑always中敏感表中必须标明时钟信号和复位信号（如果使用异步复位）。

C在时序逻辑语句块中非阻塞赋值和阻塞型赋值都可以使用

D组合逻辑always中敏感表可以标明敏感变量，也可以使用*替代。

解：ABD

C不能阻塞

36.二进制减法遵循下面哪些规则

A 0-1=1

B 1-0=1

C 1-1=0

D 0-0=0

解：ABCD

37.以下属于常用逻辑电平的有（）

A PECL

B LVTTL

C LVDS

D LVCMOS

解:ABCD

常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、

PECL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、

GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced

transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，

5V，3.3V）；

也有一种答案是：常用逻辑电平：12V，5V，3.3V。

38.下列方法对提升系统时钟频率有帮助的有________。

A采用pipeline设计

B升高器件环境温度

C减少组合逻辑级数

D使用全局的时钟资源

解：AC ACD

讨论个问题：关于全局时钟 - FPGA论坛-资源最丰富FPGA/CPLD学习论坛 - 21ic电子技术开发论坛

39.如下属于差分电平的是_________。

A LVFECL

B LVTTL

C CML

D LVDS